[论述题,10分] 下面程序 4 位计数器的 Verilog HDL 描述，试补充完整。 空（ 1）count4(out ,reset,clk) output[3 ：0] out; 空（ 2）reset,clk; reg[3：0] out;
答案是：module | input|always|begin|endmodule
更新时间:2023/4/3 12:59:00
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[论述题,10分] 用下面测试平台对 mux21u1 二选一选择器进行测试，试补充完整。 空（ 1）1ns/100ps Module 空（ 2）; reg A，B； reg SEL； wire C ； mux21u1 ( .a(A) ，.b
答案是：`timescale | testbench|initial|$stop|endmodule
更新时间:2023/4/3 12:59:00
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[论述题,10分] （ 1）Gen_clock1 (clock_pshift ，clock1) ; output clock_pshift ，clock1; reg clock1; wire clock_pshift; 空（ 2） T=20
答案是：module |parameter|initial|assign|endmodule
更新时间:2023/4/3 12:59:00
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[论述题,10分] 下面程序描述了一个返回两个数中的最大值的函数。试补充完整。 空（ 1） [3：0] max; 空（ 2） [3：0] a，b; begin if ( 空（ 3）) max=a; else max=b; 空（ 4） 空（
答案是：function|input| a>b|end|endfunction
更新时间:2023/4/3 12:59:00
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[论述题,10分] 下面程序是一个 3-8 译码器的 VerilogHDL 描述，试补充完整。 空（ 1） decoder_38(out,in) output[7 ：0] out; input[2 ：0] in; reg[7：0] out
答案是：module|always|case|end|endmodule
更新时间:2023/4/3 12:59:00
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[论述题,10分] 说明 FPGA 配置有哪些模式，主动配置和从动配置的主要区别是什么？
答案是：从动串行模式|从动并行模式|主动串行|主动并行|JTAG 模式
更新时间:2023/4/3 12:59:00
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[论述题,10分] 下面程序描述了一个数据选择器 MUX ，试补充完整。 空（ 1） mux(data_in1 ，data_in2，sel，data_out); input data_in1，data_in2; input [1 ：0] s
答案是：module |data_in1 ，data_in2，sel|sel|default|endmodule
更新时间:2023/4/3 12:59:00
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[论述题,10分] 下面程序描述了 8 位移位寄存器，试补充完整。 空（ 1） shifter(空（ 2）,clr,dout); input din,clk,clr; output空（ 3）dout; reg[7：0] dout; alwa
答案是：module|din,clk|[7：0] |clr|end
更新时间:2023/4/3 12:59:00
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[论述题,10分] 为什么在 FPGA 构成的数字系统中要配备一个 PROM 或 E2PROM ？
答案是：FPGA|SRAM|芯片
更新时间:2023/4/3 12:59:00
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[论述题,10分] 下面程序描述一个时钟上升沿触发、同步复位的 D 触发器，试补充完整。 空（ 1） dflop(d ，reset，clk，q); input d ，clk; input reset; 空（ 2） q; reg q； 空（
答案是：module | output|always@|d|endmodule
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=4b1010′，a>>1结果是（）。
答案是：4′b0101
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] 在VerilogHDL的逻辑运算中，设a=2，b=0，则a&&b结果为（），a||b结果为（）。
答案是：0、1
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] 在VerilogHDL的逻辑运算中，设A=4′b1010，则表达式~A的结果为（）
答案是：8'b0101
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] assignc=a>b?a：b中，若a=3,b=2,则c=（）;若a=2,b=3,则c=（）。
答案是：3、3
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] state，State，这两个标识符是（）同。
答案是：不同
更新时间:2023/4/3 12:59:00
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[填空题,4.8分] Verilog语言中，标识符可以是任意一组字母、数字、（）符号和下划线符号的组合。
答案是：$
更新时间:2023/4/3 12:59:00
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[填空题,3.4分] VerilogHDL模块分为两种类型：一种是（）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是（）模块，即，为功能模块的测试提供信号源激励、输出数据监测。
答案是：功能、测试
更新时间:2023/4/3 12:59:00
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BBD
答案是：Block-Baseddesign基于块的设计
更新时间:2023/4/3 12:59:00
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PBD
答案是：Platform-BasedDesign基于平台的设计方法
更新时间:2023/4/3 12:59:00
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JATG,
答案是：边界扫描测试是一种可测试结构技术
更新时间:2023/4/3 12:59:00
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ISP
答案是：在系统编程
更新时间:2023/4/3 12:59:00
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GAL
答案是：GenericArrayLogic可编程通用阵列逻辑
更新时间:2023/4/3 12:59:00
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FSM
答案是：FiniteStateMachine有限状态机
更新时间:2023/4/3 12:59:00
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RTL
答案是：RegisterTransferLevel寄存器传输级
更新时间:2023/4/3 12:59:00
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PCB
答案是：PrintedCircuitBoard印制电路板
更新时间:2023/4/3 12:59:00
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LUT
答案是：lookuptable查找表
更新时间:2023/4/3 12:59:00
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IC,
答案是：integratedcircuit集成电路
更新时间:2023/4/3 12:59:00
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FPGA,
答案是：FiledProgrammableGateArray现场可编程门阵列
更新时间:2023/4/3 12:59:00
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CPLD
答案是：ComplexProgrammableLogicDevice复杂可编程逻辑块
更新时间:2023/4/3 12:59:00
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ASIC
答案是：pplicationSpecificIntegratedCircuit，专用集成电路
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 什么是基于平台的设计？现有平台分为哪几个类型？
答案是：答：基于平台的设计方法是近几年提出的SOC软硬件协同设计新方法，是基于块的设计BBD方法的延伸，它扩展了设计重用的理念，
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 什么是综合？综合的步骤是什么？
答案是：答：将硬件描述语言转化成硬件电路的过程叫综合。综合主要有三个步骤：转化，优化，映射
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 简述原理图设计法设计方法的优缺点。
答案是：答：主要优点是容易实现仿真，便于信号的观察和电路的调整。原理图设计方法直观、 易学。但当系统功能较复杂时，原理图输入方式
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 简述原理图设计法设计流程。
答案是：答：具体设计流程包括设计输入、功能仿真、综合、综合后仿真、约束设置、实现、布局布线后仿真、生成配置文件与配置FPGA
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 简述现代数字系统设计流程。
答案是：答：设计准备、设计输入、设计处理、器件编程以及相应的功能仿真、时序仿真和器件 测试三个设计验证过程。
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 简要说明目前现代数字系统的发展趋势是什么？
答案是：答：（1）基于PLD硬件和EDA工具支撑；（2）采用逐级仿真技术，以便及早发现问题修改设计方案；（3）基于网上设计技术使
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 自顶向下的设计方法有什么重要意义？
答案是：答：自顶向下首先从系统设计入手，在顶层进行功能划分和结构设计，并在系统级采用仿真手段验证设计的正确性，然后再逐级设计低层
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 什么是EDA技术？3．在EDA技术中，什么是自顶向下的设计方法？
答案是：答：EDA技术就是以计算机为工具，设计者在EDA软件平台上，对系统功能进行描述完成设计文件，然后由计算机自动地完成逻辑编
更新时间:2023/4/3 12:59:00
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[简答题,3.4分] 简述EDA技术的发展历程？
答案是：（1）二十世纪70年代，产生了第一代EDA工具。 （2）到了80年代，为了适应电子产品在规模和制作上的需要，应运出现了以
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL很好地支持了“自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（）的方式，将系统组装起来。
答案是：调用也称例化
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符（）加以确认。
答案是：$
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL中的always语句中的语句是（）语句。
答案是：顺序
更新时间:2023/4/3 12:59:00
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[填空题,4分] 在verilogHDL的always块本身是（）语句。
答案是：并行
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL是在（）年正式推出的。
答案是：1983
更新时间:2023/4/3 12:59:00
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[填空题,4分] 可编程逻辑器件的配置方式分为（）和（）两类。
答案是：主动配置、从动配置
更新时间:2023/4/3 12:59:00
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[填空题,4分] FPGA的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（）模式。
答案是：JTAG
更新时间:2023/4/3 12:59:00
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根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（）为单位将配置数据载人可编程器件：而并行配置一般以（）为单位向可编程器件载入配置数据。
答案是：Bit比特、Byte字节
更新时间:2023/4/3 12:59:00
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[填空题,4分] 把基于电可擦除存储单元的EEPROM或Flash技术的CPLD的在系统下载称为（），这个过程就是把编程数据写入E2CMOS单元阵列的过程。
答案是：编程
更新时间:2023/4/3 12:59:00
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[填空题,4分] FPGA的核心部分是（），由内部逻辑块矩阵和周围I/O接口模块组成。
答案是：逻辑单元阵列LCA
更新时间:2023/4/3 12:59:00
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[填空题,4分] CPLD是由（）的结构演变而来的。
答案是：简单PLD
更新时间:2023/4/3 12:59:00
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[填空题,4分] 从互连结构上可将PLD分为确定型和统计型两类。确定型结构的代表是（），统计型结构代表是（）。
答案是：CPLD、FPGA
更新时间:2023/4/3 12:59:00
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[填空题,4分] 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（）。
答案是：片上系统SOC
更新时间:2023/4/3 12:59:00
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[填空题,4分] `timescale1ns/100ps中1ns代表（），100ps代表（）。
答案是：时间单位、时间精度
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL有两种过程赋值方式：（）和（）。
答案是：阻塞赋值、非阻塞赋值
更新时间:2023/4/3 12:59:00
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[填空题,4分] 连续赋值常用于数据流行为建模，常以（）为关键词。
答案是：assign
更新时间:2023/4/3 12:59:00
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[填空题,4分] （）是描述数据在寄存器之间流动和处理的过程。
答案是：数据流级建模
更新时间:2023/4/3 12:59:00
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[填空题,4分] FPGA/CPLD设计流程为：原理图/HDL文本输入→（）→综合→适配→（）→编程下载→硬件测试。
答案是：功能仿真、时序仿真
更新时间:2023/4/3 12:59:00
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VerilogHDL常用两大数据类型：（）、（）。
答案是：线网类型、寄存器类型
更新时间:2023/4/3 12:59:00
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[填空题,4分] VerilogHDL中的端口类型有三类：（）、（）、输入/输出端口。
答案是：输入端口、输出端口
更新时间:2023/4/3 12:59:00
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[填空题,4分] 有限状态机可分为（）状态机和（）状态机两类。
答案是：Mealy、Moore
更新时间:2023/4/3 12:59:00
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